東京工業大学の岩井洋教授は早稲田大学ナノ理工学研究機構の大毛利健治客員准教授、山田啓作客員上級研究員らと共同で、低い待機リーク電流を維持しながらも高い駆動力を示すシリコン(Si)ナノワイヤトランジスタの試作に成功した。Siナノワイヤトランジスタは、将来必須となる極めて省エネでかつ高性能を両立したLSIの実現に向けて様々なトランジスタ構造が検討されて中で、16nm世代より先の世代で量産容易性と高密度集積性の観点から現状のプレーナー型のデバイスを置き換える最有力候補になると期待される。

開発したのはゲートセミアラウンド型のSiナノワイヤトランジスタで、現在CMOS集積回路に用いられている汎用の半導体微細加工技術を利用して作製を行うことが可能である。様々なワイヤ断面形状の電気特性評価を行ったところ、ワイヤの断面が12nm×19nm（ナノメートル）でゲート長65nm、ゲート絶縁膜3nmでワイヤ1本あたり60μA（マイクロアンペア）と極めて高い電流値を得た。リーク電流もワイヤ1本あたり1nAと極めて低く、オン/オフ比で6×104を達成した。またチャネル周囲規格化においては1μm（マイクロメートル）当たり1600μAのオン電流を得ることを確認した。

低炭素社会実現の為の省エネ型MOSトランジスタの実現の為にはゲート電極でチャネルを取り囲むゲートセミアラウンド型を用いオフ電流を制御することが必須でる。Siナノワイヤのようにチャネル部がnmのサイズでは電流が劣化する懸念があったが、本成果によりこの懸念が取り払われたことになる。今回は65nmゲート長での結果であるが、更なる微細化により更なる低消費電電力化が期待できる。

本成果はスペインのセビリアで開催される半導体の国際会議「ESSDERC（European Solid-State Device Research Conference）」で9月16日に発表する。本研究はNEDO「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発／ナノワイヤFETの研究開発」のプログラムで実施された。

 

東京工業大学発表資料

http://www.titech.ac.jp/file/100916_iwai.pdf

 

 

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