動画像処理向け高速公開鍵暗号LSI

VDEC Rohm 4.5mm x 4.5 mm 42000 ゲート 80 MHz 動作 Verilog HDL 500 行 2004年12月完成 設計・レイアウト: 金 成男、土井 伸洋、木村 晋二

論理関数の畳込み機構をもつＦＰＧＡ

• VDEC Rohm 0.35um. 4.9mm x 4.9mm
• 論理関数の畳み込み機構をもつ3-1LUTを使用
• 3 x 3個の論理クラスタを実装. それぞれの論理クラスタは8個の3-1LUTを持つ.
• 2003年8月完成
• 設計・レイアウト: 木村晋二

さまざまな演算回路

• VDEC Rohm 0.35um. 4.9mm x 4.9mm
• 2003年8月完成
• Boothアルゴリズムを改良した乗算器
• Barrel Exchanger （任意のビットを入れ替えることが可能）
• 設計・レイアウト: 木村晋二